日前，中國(guó)科學(xué)院院士、中國(guó)科學(xué)院微電子研究所微電子器件與集成技術(shù)重點(diǎn)實(shí)驗(yàn)室研究員劉明團(tuán)隊(duì)在阻變存儲(chǔ)器（RRAM）三維垂直交叉陣列研究領(lǐng)域取得新進(jìn)展，提出了自對(duì)準(zhǔn)高性能自選通阻變存儲(chǔ)器結(jié)構(gòu)，為高密度、低成本三維垂直交叉陣列的制備提供了解決方案，以題為Fully CMOS compatible 3D vertical RRAM with self-aligned self-selective cellenabling sub-5nm scaling（通訊作者：呂杭炳、劉明）的論文被2016 Symposia on VLSI Technology and Circuits（簡(jiǎn)稱VLSI國(guó)際研討會(huì)）接收，第一作者許曉欣在會(huì)上進(jìn)行了口頭報(bào)告。這是中科院首次作為第一作者單位在該國(guó)際會(huì)議上發(fā)表論文。

　　在實(shí)現(xiàn)阻變存儲(chǔ)器高密度應(yīng)用方面，垂直結(jié)構(gòu)的交叉陣列具有制備工藝簡(jiǎn)單、成本低廉等優(yōu)點(diǎn)。自選通阻變器件是該陣列架構(gòu)的核心，一般由選通層和阻變層組成。當(dāng)垂直交叉陣列極限微縮時(shí)，層間的漏電將成為重要的問(wèn)題。針對(duì)這一問(wèn)題，劉明課題組在國(guó)際上首次提出了采用自對(duì)準(zhǔn)技術(shù)構(gòu)建自選通阻變器陣列架構(gòu)的方法，有效消除了陣列中的層間漏電流，使垂直阻變存儲(chǔ)陣列的微縮能力達(dá)到5nm以下。研制成功的自對(duì)準(zhǔn)自選通阻變器件同時(shí)也表現(xiàn)出優(yōu)良的阻變性能：漏電流<0.1pA，非線性比>1000，操作電流<1uA以及很好地保持特性和耐久性。

　　VLSI國(guó)際研討會(huì)成立于1987年，是全球先進(jìn)半導(dǎo)體與系統(tǒng)芯片學(xué)術(shù)發(fā)表盛會(huì)，是國(guó)際微電子領(lǐng)域的頂級(jí)會(huì)議，與IEDM和ISSCC并稱微電子技術(shù)領(lǐng)域的“奧林匹克盛會(huì)”。VLSI國(guó)際研討會(huì)只接收極具應(yīng)用前景的創(chuàng)新性研究成果，Intel、IBM等公司的許多核心技術(shù)都是在VLSI國(guó)際研討會(huì)上首次披露的。

　　（1）四層3D VRRAM陣列的TEM 圖以及4層 8×32 1Kbit陣列光學(xué)示意圖。垂直阻變器件基于TiN/TiOx/HfOx/Ru結(jié)構(gòu)，具有自對(duì)準(zhǔn)的選擇層。（2）自對(duì)準(zhǔn)的自選擇器件的典型I-V 特性曲線。